Implementación y optimización del uso de DPS en FPGA en diseño de circuitos a medida para calcular determinantes de orden 4

Francisco J. Plascencia Jauregui, Juan José Raygoza P., Edwin C. Becerra A., Susana Ortega Cisneros

Resumen


En este artículo se presenta el diseño e implementación de dos circuitos digitales a medida para el cálculo de determinantes de matrices de orden 4, mediante el algoritmo del Teorema de Laplace, utilizando números enteros de 8 bits. Se analizan los resultados de la implementación de los circuitos enfocados desde dos perspectivas, la primera instanciando un módulo que calcula determinantes de orden 3, mientras que en
la segunda, las multiplicaciones se realizan de manera directa en el mismo bloque, reduciendo así la cantidad de unidades DSP necesarios para obtener el resultado final.
En ambos casos se comparan tanto la ocupación y los tiempos de respuesta. Por otro lado, la descripción del circuito se realizó en Lenguaje de Descripción de Hardware (HDL) en el software ISE de Xilinx.

Palabra(s) Clave(s): determinante, DSP, FPGA, teorema de Laplace.


Texto completo:

1900-1921 PDF

Referencias


S. Almalki, “New parallel algorithms for finding determinants of NxN matrices”. World Congress on Sousse Computer and Information Technology (WCCIT). 2013.

W. Eberly, “On Computing the Determinant and Smith Form of an Integer Matrix”. 41st Annual Symposium on Foundations of Computer Science. 2000.

S. I. Grossman. Álgebra lineal. 6a. ed. 2008. McGraw-Hill. México. 169-172 pp.

B. Holanda, “An FPGA-Based Accelerator to Speed-Up Matrix Multiplication of Floating Point Operations”. IEEE International Symposium on Parallel and

Distributed Processing Workshops and Phd Forum (IPDPSW). 2011. 306-309 pp.

Z. Jovanovic, “FPGA accelerator for floating-point matrix multiplication”. Computers & Digital Techniques, IET. Vol. 6. No.4. 249-256 pp.

X. Lei, “Cloud Computing Service: the Case of Large Matrix Determinant Computation”. IEEE Transactions on Services Computing. Vol. X. No. X. 2014.

J. D. Quesenberry, “Communication Synthesis for MIMO Decoder Algorithms”. Faculty of the Virginia Polytechnic Institute and State University. 2011.

Fco. Plascencia, J. J. Raygoza, “Implementación de un circuito custom DSP en FPGAs para cálculo de determinantes 3x3, y matriz inversa de matrices

ortogonales 3x3”. ReCIBE. Año 4. No. 2. Mayo 2015.

Y. G. Tai, “Accelerating Matrix Operations with Improved Deeply Pipelined Vector Reduction”. IEEE Transactions on Parallel and Distributed Systems- Vol. 23 No. 2. 2012. 202-210 pp.

X. Wang. “Performance Optimization of an FPGA-Based configurable multiprocessor for matrix operations”. IEEE International Conference on Field-Programmable Technology (FPT). 2003 303-306 pp.

H. Yang. “FPGA-based Vector Processing for Matrix Operations”. Fourth International Conference on Information Technology. 2007.

Virtex-6 Family Overview. http://www.xilinx.com/support/documentation/data_sheets/ds150.pdf. Mayo de 2015.

Virtex-6 FPGA Data Sheet: DC and Switching Characteristics. http://www.xilinx.com/support/documentation/data_sheets/ds152.pdf. Mayo de 2015.

Virtex-6 FPGA DSP48E1 Slice. http://www.xilinx.com/support/documentation/user_guides/ug369.pdf. Mayo de 2015.


Enlaces refback

  • No hay ningún enlace refback.




URL de la licencia: https://creativecommons.org/licenses/by/3.0/deed.es

Licencia Creative Commons    Esta revista está bajo una Licencia Creative Commons Atribución 3.0 No portada.